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中華工控網工控產品 → IO Designer
產品名稱: IO Designer
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產品特點:
    為FPGA 管腳分配、FPGA 器件符號創(chuàng)建及PCB 中BGA 封裝網絡優(yōu)化提供了集成設計環(huán)境
􀂋 搭建在FPGA管腳分配與PCB布局布線設計之間的橋梁,使繁瑣的FPGA 管腳的分配與優(yōu)化工作變得輕而易舉
􀂋 自動跟蹤HDL 源代碼、FPGA 管腳分配及PCB 中BGA 器件管腳連接關系的改變,提示相關數據進行同步更新
􀂋 支持設計在不同FPGA 器件之間的移植
􀂋 可結合PCB 網表優(yōu)化FPGA 器件的管腳分配,支持管腳分配信息在IO Designer、
原理圖和PCB 環(huán)境中的雙向傳遞
􀂋 支持所有FPGA 廠家的器件庫,兼容各種FPGA 開發(fā)環(huán)境的綜合約束文件、布局布線約束文件,可導入或優(yōu)化其中的管腳分配信息

 
I/O Designer:由自動關聯的電子表格與圖形窗口構成的FPGA/PCB 集成設計環(huán)境概述
FPGA/CPLD 在電子產品設計中的應用及其廣泛,而FPGA 與PCB 的同步設計已成為業(yè)界普遍面臨的難題。設計工程師們要投入大量的時間,反復溝通和確認對FPGA 管腳分配信息的修改,稍有疏漏便會造成FPGA 管腳定義與PCB 網絡連接的數據不一致,從而造成產品開發(fā)周期的延誤及設計反復。隨著FPGA 器件規(guī)模(門數/管腳數)的增加,某些器件管腳數已達1500 個以上,FPGA 與PCB 的同步設計問題愈加突出。
Mentor Graphics 公司的I/O Designer 是業(yè)界最優(yōu)秀的FPGA/PCB 同步設計的解決方案。
在I/O Designer 的集成環(huán)境里,設計者可以導入HDL 設計中的信號、FPGA 器件的管腳信息與設計約束信息、原理 圖符號、PCB 布局視圖與網絡連接等關鍵信息,然后手工或自動創(chuàng)建HDL 信號到FPGA 管腳的映射、自動創(chuàng)建復雜FPGA 器件的原理圖符號和網絡、參照PCB布局和網絡連接視圖來調整和優(yōu)化FPGA 管腳分配、根據優(yōu)化后的管腳分配來更新FPGA 綜合約束和布局布線約束,確保設計團隊高效率、低風險地實現FPGA/PCB 的同步設計。


動態(tài)管腳分配與優(yōu)化
I/O Designer 為創(chuàng)建與優(yōu)化FPGA 管腳分配提供了簡潔直觀的操作界面,設計者可定義好規(guī)則,然后通過軟件為HDL 信號自動分配FPGA 管腳,也可通過簡單的鼠標托放操作實現單一信號或總線到FPGA 管腳的映射。設計者還可以在軟件的PCB 布局視圖窗口中直接看到PCB 中網絡飛線交叉狀況,并以此來自動或手工優(yōu)化FPGA 管腳的分配,每次修改管腳分配的效果都能在軟件中動態(tài)實時地顯示。設計者可以快速而準確的完成FPGA 管腳優(yōu)化工作。


數據同步管理在FPGA 到PCB 的設計流程里,HDL信號與FPGA 管腳的映射信息必須嚴格保持一致。I/O Designer 可以自動跟蹤各個流程對管腳分配信息的修改,并提示其他流程及時更新,確保管腳分配信息在整個設計流程中的一致性。首先,I/O Designer 支持手工或自動完成HDL信號到FPGA 管腳的映射,并根據映射結果創(chuàng)建FPGA 布局布線約束文件,然后結合HDL 源文件生成用于板級設計的原理圖符號、元件屬性及管腳屬性等信息;此外,I/O Designer 還可以導入板級原理圖或PCB 設計中對管腳分配的修改操作,如管腳互換(Pin Swap)、邏輯門互換(GateSwap)等,從而更新FPGA 布局布線約束。

對于FPGA/PCB 的同步設計,I/ODesigner 是一個功能強大且獨一無二的解決方案,它為“FPGA 布局布線—約束文件 —板級PCB 設計”提供了強有力的雙向數據交換環(huán)境,設計者可以通過I/O Designer 創(chuàng)建HDL 信號、原理圖符號、PCB 布線規(guī)則、管腳電氣信息、FPGA 布局布線約束文件等多種數據,并傳遞給HDL、FPGA 布局布線、PCB 等各個設計流程,有效地實現了從概念設計、芯片設計到系統(tǒng)設計的無縫銜接。


 
縮短產品研發(fā)周期I/O Designer 還可以確保FPGA 與PCB并行設計的順暢進行,可以大幅度縮短產品研發(fā)周期。在FPGA 與PCB 并行設計過程中,即使某一時刻FPGA 管腳分配已經確定,但隨著項目的進展,FPGA 工程師或PCB工程師隨時都可能根據自己的需要修改管腳分配,以下三種情況很常見:
􀂋  在設計初期、產品調試及改進階段,對某些模塊功能的重新定義會導致信號的改變,必然影響管腳分配;􀂋
     HDL 代碼改變后,需要對FPGA 重新布局布線,原有的管腳分配被打亂;
􀂋  在PCB 設計時,為了改善BGA 封裝的布線而頻繁進行的相鄰管腳網絡對換操作,迫使FPGA 管腳分配調整I/O  Designer 可以自動監(jiān)測每位設計成員對管腳分配的修改,并將修改信息傳遞給其他成員,在得到允許后可以自動對 其他成員的數據進行更新,確保管腳與信號的映射信息在FPGA 與PCB 設計流程中嚴格一致。

原理圖與符號

I/O Designer 自帶一個可訂制的原理圖符號(Symbol)與管腳(Pin)外形庫,支持所有合乎工業(yè)標準(IEEE/JEDEC)的管腳序號、Symbol 及Pin 的外形等信息,設計者可以根據需要訂制Symbol 及Pin 的形狀。
 
I/O Designer 兼容多種文件格式的原理圖與Symbol,可將自己創(chuàng)建的原理圖及Symbol導出至Design Architect、Board Archite、DxDesigner、Design Capture、Design View等環(huán)境中,同時支持EDIF、XML 等格式的原理圖及Symbol 文件的導入。

 

 


公司簡介
產品目錄
供應信息

公司名稱: 深圳比思電子有限公司
電 話: 0755 88859921 / 孫龍亭
手機:
地 址: 深圳市福田區(qū)深南大道2008號中國鳳凰大廈2號樓802室
郵 編: 518026
主 頁: http://www.kgs.com.hk

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