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在射頻IC電路設計中所考慮的重點是電特性，而版圖設計是器件和連線的尺寸 及位置，在電路設計中經常要求器件之間滿足某種匹配關系，如要求兩個器件匹配、兩個MOS管寬長比成比例、電阻成比例及電容成比例等。例如，差分電路結構 能夠抑制電源和襯底的共模噪盧。與單端電路結構相比，失配的差分電路不但不能很好的抑制電源和襯底的共模噪聲，而且由于它的有源器件比單端電路多，從而引 人了更多的噪聲源，使電路性能大大降低。設計全差分電路版圖時應采用對稱結構，以提髙電路對共模信號和噪聲的抑制能力，減小射頻IC版圖不對稱性對電路性能的影響。由此可見，電路設計中的匹配要求必須通過版圖設計和工藝實現，在版閣設計中必須認真考慮的兩個問題：總體布局問題和匹配設計問題。
在 射頻IC版圖布局中必須考慮器件分布方式對電路性能的影響。例如，因大尺寸器件的發(fā)熱而導致的芯片熱分布問題，這種熱分布將導致具體的器件個體的工作環(huán)境 上的差異。另一方面，布局中還必須考慮電源、地線的分布以及襯底的電接觸分布問題，不恰當的分布將引入對電源或地線的串聯寄生電阻。除此之外，布局還必須 考慮信號的傳輸關系，器件與器件，器件與單元，單元與單元之間的連接問題。
由于工藝與材料特性等方面的原因，幾何形狀和尺寸相問的器件在制作完成后并不—定完全相同，也就是說，工藝過程將引入器件的失配和誤差。射頻IC版圖的匹配設計主要是提高器件和連接線在形狀、方向、相對位置等方面的匹配程度，以減小射頻IC版圖失配帶來的誤差。
對于較大尺寸的對管，由于工藝在一維或者二維方向上的誤差，可以采用"拆分"的方法來加以減小，如圖1所示。當沿著水平方向存在誤差時，左右兩個MOS管將存在失配。因此，在射頻IC版圖布局中采用"同心布局"的結構，將每個晶體管拆成兩個MOS管，然后交叉放置。這樣M1和M2均承擔了兩個方向上的工藝誤差，使M1和M2匹配。
圖2所示照片為一個接收機射頻前端集成電路芯片。電路采用全差分結構，版圖采用上下對稱布局，地線鋪在中間，電源線走上下兩邊，中間布元件。[dt_gap height="5" /]
圖1 差分對管得拆分[dt_gap height="5" /]
圖2 射頻前端集成電路版圖和芯片照片
為了減小射頻信號的反射損耗和反射引起的失真，射頻IC芯片的射頻信號輸人與輸出端均采用共面波導傳輸線，其特征阻抗應與信號源和負載相匹配。
為了確保電源中能流過足夠的電流，并減小電源和地線的封裝和鍵合帶來的寄生電感對芯片的影響，使用多個焊盤作為電源和地線。
為了減小電源耦合串擾，在電源和地線之間有意識地增加^濾波電容，以濾除電源屮的交流分貴.保證電路的穩(wěn)定工作。也就是說，對高頻信號,應盡量減少寄生電容，以提離工作頻率;對直流信號,應盡量利用寄生電容來旁路直流信號中的交流成分從而穩(wěn)定直流。
對于電路中較長的走線，要考慮到電阻效應。金屬、多晶硅分別有不同的方塊電附值，實際矩形結構的電阻值只跟矩形的長寬比有關。金屬或多晶硅連線越長，電阻值就越大。為防止寄生大電阻對電路性能的影響，電路中的走線應盡量短。片內電感應選用在工作頻率上Q值較髙的電感。
靜 電放電（electrostatic discharge, ESD）是造成射頻IC集成電路失效的一個主要原因。隨著CMOS工藝特征尺寸的不斷縮小，晶體管對于電壓和電流的承受能力不斷降低。像0.18um CMOS工藝的柵氧層的厚度只有4nm左右，承受不了10V左右的靜態(tài)電壓。天氣干燥時，人體所帶的靜電可髙達2000V，如果接觸到集成電路的引腳，放 電時產生的瞬間電流會燒毀電路內部的器件。因此為了避免射頻IC與外部接口時內部電路遭到破壞.集成電路通常都帶有ESD保護電路。
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